時間：2023-04-08 11:44:21
序論：在您撰寫低功耗設計論文時，參考他人的優(yōu)秀作品可以開闊視野，小編為您整理的7篇范文，希望這些建議能夠激發(fā)您的創(chuàng)作熱情，引導您走向新的創(chuàng)作高度。
結合數(shù)據(jù)處理接口模塊的需求，系統(tǒng)的復位源設計有3個，分別是軟件復位、手動復位和上下電復位。其中軟件復位由使用數(shù)據(jù)處理接口模塊的主機發(fā)出，手動復位由維護人員通過地面測試設備發(fā)出，上下電復位通過5V電源監(jiān)控芯片MAX791實現(xiàn)。軟件復位和手動復位通過二極管線與的方式接入MAX791的MR端。系統(tǒng)在以下4種情況時會產(chǎn)生復位：1）上電復位：上電過程中，當VCC＞4．65V時，復位信號保持200ms有效后變高；2）下電復位：下電過程中，當VCC＜4．65V時，復位信號一直有效；3）軟件復位：由主機中的CPU發(fā)出，當?shù)装蹇偩€信號XRE-SET＃有效時間＞25μs時，產(chǎn)生復位，XRESET＃無效后復位信號保持200ms有效；4）手動復位：由地面測試設備發(fā)出，當?shù)装蹇偩€信號TS＿RE-SET＃有效時間＞25μs時，產(chǎn)生復位，TS＿RESET＃無效后復位信號保持200ms有效。利用MAX791的看門狗功能，還可以對板上DSP的工作狀態(tài)進行監(jiān)控，一旦出現(xiàn)軟件跑飛等情況，看門狗狗叫會導致DSP的NMI中斷發(fā)生，并且上報給主機GO／NOGO＃信號有效。
2軟件設計
數(shù)據(jù)處理接口模塊的軟件主要由硬件初始化、自測試程序、周期數(shù)據(jù)收發(fā)和命令響應四大功能組成。其中周期數(shù)據(jù)的收發(fā)包含消息層和數(shù)據(jù)層兩個層次。消息層負責命令的辨識和數(shù)據(jù)的組織搬運，數(shù)據(jù)層負責協(xié)議的執(zhí)行和發(fā)送接收等底層任務。數(shù)據(jù)層基本數(shù)據(jù)幀的格式見圖4所示。這里的同步字、數(shù)據(jù)長度、校驗方式由主機在初始化時確定。其中校驗方式可選擇兩種，若采用和校驗，則檢驗位占用1字節(jié)；若使用CRC校驗，校驗位占2字節(jié)。在周期數(shù)據(jù)收發(fā)的數(shù)據(jù)層中，RS422鏈路分為測控鏈路和任務鏈路兩部分。測控鏈路用于檢測設備的連通性和硬件的正確性，任務鏈路用于任務系統(tǒng)之間的通信。因此，將用于測控通信的鏈路設計為無鏈接協(xié)議鏈路，將用于任務通信的鏈路設計為有鏈接協(xié)議鏈路。有鏈接協(xié)議的任務鏈路的狀態(tài)轉(zhuǎn)移圖見圖5所示。任務鏈路的工作原理是：上電后首先進行通信測試，主端首先發(fā)送LTST，若從端回復ALTST為正常，測試完成后，轉(zhuǎn)入空閑工作狀態(tài)；空閑狀態(tài)時主從定期進行握手操作，當主機存在發(fā)送命令時，轉(zhuǎn)入消息發(fā)送狀態(tài)，當從端發(fā)來數(shù)據(jù)幀前導碼LHDR時主端轉(zhuǎn)入消息接收狀態(tài)；消息發(fā)送完成后會進行發(fā)送檢查，如果從接收無誤會發(fā)來ACK握手信號，當出現(xiàn)超時或從發(fā)來NACK信號時進行重新發(fā)送狀態(tài)，重試超過門限進入通信測試狀態(tài)；消息接收狀態(tài)時若消息正確則進入空閑狀態(tài)，若接收超時或消息錯誤時發(fā)送NACK通知主端重新發(fā)送，當錯誤次數(shù)超門限時進入通信測試狀態(tài)。
簡易無人機攜帶燃料有限，而實際任務中往往又要求其盡可能長時間的滯空，這就要求各類設備盡可能地以較小的功耗完成較多的功能。因此本文從硬件軟件等不同層面設計來降低模塊的功耗。降低功耗總的來說有關閉無用功能、減少無用操作和合理器件選型三個方法。在不使用DSP內(nèi)部的AD、eCAN、SCI等資源時，可將對應的資源的時鐘HSPCLK和LSPCLK關閉，同時不使能這些資源，以達到降低功耗的目的。作為降壓型線性電源，TPS74401芯片的耗散功率PD＝（VIN－VOUT）×IOUT，即電源的轉(zhuǎn)換效率取決于輸入輸出電壓差的大小，因此在電源轉(zhuǎn)換電路的設計上應在滿足電源芯片的最小dropoutvoltage的情況下盡量減小LDO器件輸入輸出電壓差，可提高轉(zhuǎn)換效率減少發(fā)熱功耗，本文中1．8V電源由最接近1．8V電壓的3．3V電源轉(zhuǎn)換而來。為保持較好的信號完整性，模塊上的印制板走線阻抗均按照單端50Ω差分100Ω控制。在RS422的發(fā)送端和接收端進行阻抗匹配以優(yōu)化信號質(zhì)量。在發(fā)送端使用33Ω串聯(lián)匹配方式，接收端采用120Ω并聯(lián)匹配方式，由于正常工作時差分電平約±5V，為降低直流功耗在并聯(lián)匹配電阻處串接一10pF電容，這樣既滿足瞬態(tài)的信號完整性要求，也可在穩(wěn)態(tài)時達到隔離直流，減小匹配電阻上直流功耗的目的。詳見圖6所示。在軟件設計方面，采用定時查詢和中斷接收相結合的方式，減少DSP對外設的多余操作，避免不必要的輪詢操作所產(chǎn)生的功率消耗。本文介紹的串行數(shù)據(jù)接口板在今后的改進設計中，可以注意合理的器件選型，以達到降低功耗的目的。例如：現(xiàn)設計中1．8V電源轉(zhuǎn)換效率為54％，今后可結合實際電流消耗狀況選用合適的開關電源代替線性電源［4］，并使開關電源工作在中等或較重負載狀態(tài)，可提高電源效率至80％左右；現(xiàn)有設計中CPLD動態(tài)功耗約為0．7W，由于該模塊中邏輯占用資源并不多，因此后期可考慮用更小功耗的中小規(guī)?？删幊踢壿嬈骷鎿Q。目前現(xiàn)有設計中未考慮模塊的睡眠喚醒功能，今后可結合主機實際的需求，添加相應功能的電路，以降低待機功耗。
4結束語
2月7日~11日在舊金山舉辦的2010 ISSCC,以“感知未來”為主題,向觀眾展示了集成電路的前沿進展、未來的技術方向以及“后CMOS時代”硅半導體技術的替代者。
集成電路發(fā)展的見證者
時至今日,由IEEE(國際電氣電子工程師協(xié)會)舉辦的ISSCC已經(jīng)走過了57個年頭。集成電路歷史上一些里程碑式的創(chuàng)新大都會在ISSCC上首次公布:從1962年仙童公司的TTL(晶體管-晶體管邏輯)電路開辟了數(shù)字電路的集成時代,到1968年泰克公司的集成放大器將模擬電路帶入集成時代,再到1974年英特爾公司的8位處理器開啟了計算普及之門;更不用說多核、高性能CPU、低功耗技術、視頻處理器、可編程DSP(數(shù)字信號處理器)、WiFi、藍牙、CCD圖像傳感器等人們耳熟能詳?shù)男畔⒓夹g。
本次會議設有10個議題:低功耗數(shù)字技術、高性能數(shù)字技術、存儲器、模擬、射頻、數(shù)據(jù)轉(zhuǎn)換器、無線、有線、圖像/顯示/微電子機械系統(tǒng)/醫(yī)療和技術方向。
根據(jù)ISSCC公布的論文統(tǒng)計,來自世界多個國家和地區(qū)的半導體企業(yè)和高校等研究機構共向大會提交了638篇論文,其中有210篇被大會錄用。這兩個數(shù)字分別略高于2009年的582篇和203篇,稍低于2008年的656篇和237篇。從地域上看,北美和歐洲的論文數(shù)在國際金融危機最為嚴重的2008年也處于谷底,分別為78篇和52篇,而今年則達到86篇和59篇。從機構分布上看,在會議上達到或超過4篇的共有15家,其中英特爾以13篇位居其首,而產(chǎn)業(yè)界和學術界分別以51%和49%的比例在論文數(shù)量上平分秋色。
從注冊觀眾上,今年的觀眾數(shù)量較2009年提高了一成。集成電路產(chǎn)業(yè)歷來是整個IT產(chǎn)業(yè)的風向標,此次會議在論文和觀眾數(shù)量上都有所回升,這對于整個IT產(chǎn)業(yè)是個好消息。
我國內(nèi)地是在2005年、2006年和2008年分別由新濤科技(上海)有限公司、中科院半導體所和清華大學實現(xiàn)了企業(yè)、研究機構和高校在ISSCC上論文的零突破。
高性能處理器龍爭虎斗
高性能處理器依舊是ISSCC的熱門之一,英特爾與AMD、IBM與Sun這兩對“冤家對手”,各自在會議上亮出自家的“鎮(zhèn)山之寶”。
32nm處理器成為英特爾與AMD比武的擂臺。英特爾在其《Westmere:32nm IA處理器家族》的論文中,披露了32nm 處理器Westmere系列的技術細節(jié)。Westmere在性能上從45nm處理器Nehalem的4內(nèi)核/8線程提升到6內(nèi)核/12線程,L3 緩存從8MB提升到12MB,晶體管數(shù)量則從7.31億個增加到11.7億個。得益于32nm制程技術,6個內(nèi)核的Westmere的芯片面積(240mm2)甚至略小于4個內(nèi)核的Nehalem(262mm2)。Westmere還在電源輸入端引入了反諧振電路和LC濾波器,以降低電源噪聲對QPI總線和DDR時鐘的干擾。
AMD沒有出現(xiàn)在ISSCC統(tǒng)計的論文達到或超過4篇的統(tǒng)計名單中,它在《32nm SOI CMOS下實現(xiàn)的x86-64內(nèi)核》的論文中介紹了未來AMD 32nm處理器內(nèi)核的一些特征:采用SOI技術,主頻超過3GHz,單個內(nèi)核的功耗控制在2.5W~25W之間。
在RISC處理器上,IBM了性能較之上代產(chǎn)品POWER 6有近5倍提升的處理器POWER 7,這種計算性能的大幅提升,在當今處理器的更新?lián)Q代中還是罕見的。POWER 7擁有8個內(nèi)核,每個內(nèi)核含4個線程。POWER 7采用45nm SOI工藝,它將原有外置的L3緩存集成到芯片上,每個內(nèi)核擁有4MB的L3緩存,整個芯片的L3緩存高達32MB,芯片面積為467mm2。
被Oracle納入旗下的Sun在會上介紹了UltraSPARC家族的下一代產(chǎn)品的技術特征:采用40nm制程、16內(nèi)核、128線程。這一信息的披露給UltraSPARC的用戶帶來些許的安慰,但Sun能否將其付諸實施,那還要Oracle說了算。
英特爾還在會上介紹了采用SoC(片上系統(tǒng))技術的48內(nèi)核處理器Message passing。這款被稱之為“SCC”(單芯片云計算)的處理器,除了在數(shù)據(jù)吞吐方面獨具匠心外,其工作頻率和電壓分別設有28檔和8檔,可以分別獨立調(diào)節(jié),從而有效地降低了功耗。
綜觀高端處理器設計,各家都有自己的獨門絕技,而各家共同關注的依舊是在降低功耗的同時通過增加內(nèi)核數(shù)量來提升整體性能。
低功耗處理器跨越1GHz門檻
與高端處理器將對性能的追求放在首位不同,降低功耗成為低功耗處理器的第一訴求。如今,伴隨著智能手機、消費電子產(chǎn)品以及其他嵌入式應用的發(fā)展,性能的提升已經(jīng)成為低功耗處理器亟待解決的問題。
以未來智能手機的需求為例,它要求具有主頻到達GHz量級,高達100Mbps的數(shù)據(jù)傳輸率,而且智能手機的總功耗應該限制在1W水平上。通常,功耗和計算性能如同魚與熊掌一樣不可兼得。于是,一些創(chuàng)新的技術被引入低功耗處理器的設計之中。
英特爾在本次ISSCC上介紹了一種采用45nm工藝的自適應處理器原型。這種處理器內(nèi)核應用錯誤診斷和錯誤恢復電路,實現(xiàn)了降低電壓和提高主頻兩個目的,該處理器在0.8伏這個超低的、接近門限電壓的工作電壓下,性能提高了22%。與此同時,該芯片1.3GHz的主頻也使得低功耗處理器的主頻突破了1GHz的門檻。
英國ARM公司介紹了Razor技術,Razor具有時序錯誤探測、錯誤恢復和電壓-頻率調(diào)節(jié)功能。采用這一技術的65nm ARM ISA處理器,工作在1GHz主頻和1.1伏時,可在功耗降低52%的同時保持性能不變。
Ultra Low-Power
Electronics and Design
2004, 273pp.
Hardcover $ 159.00
ISBN 1-4020-8075-1
Kluwer Academic Publishers
E.馬茨著
20世紀70年代，英特爾公司(Intel)的戈登?摩爾(Gordan Moore)預言：芯片上晶體管的數(shù)量將每隔18個月至兩年就會翻一番，是原來的兩倍，這即是“摩爾定律”。在過去的25年當中，信息技術的發(fā)展證實了摩爾定律，而且業(yè)界也認為摩爾定律將會繼續(xù)有效很長一段時間。現(xiàn)在是我們不得不面對摩爾定律的成功所帶來的后果的時候了。本書出現(xiàn)在基于65納米的CMOS技術的集成電路剛剛出現(xiàn)的時候，這種工藝的集成電路將用到的很多技術，本書都一一進行了充分討論。這就是為什么我們在小型化方面取得重大成功的同時，也引發(fā)出了在電源管理方面的很多新的問題。
問題的關鍵和物理根源在于：集成電路當中對于功耗有影響的諸多因素的發(fā)展速度存在著差異，晶體管速度和密度的上升發(fā)展比晶體管功耗下降要快很多，所以，總的意義上來說每個晶體管單位面積的功耗是上升的。因此，低功耗技術對于信息技術的發(fā)展具有很大的意義，本書匯集了低功耗技術的多篇論文，主要題目如下：（1）超低功耗設計：設備和邏輯設計方法；（2）片上光學互聯(lián)的低功耗技術；（3）納米技術的低功耗技術；（4）靜態(tài)漏電電壓的降低；（5）多處理器片上系統(tǒng)的節(jié)能共享存儲器系統(tǒng)結構；（6）低功耗嵌入式系統(tǒng)的轉(zhuǎn)換cache；（7）片上多處理器的功耗降低技術；（8）節(jié)能嵌入式DSP和多媒體處理的體系結構和設計技術；（9）軟件功耗最優(yōu)化的源碼級模型；（10）降低功耗的轉(zhuǎn)換擴展；（11）無線掌上電腦的低功耗網(wǎng)絡替換技術；（12）低功耗片上網(wǎng)絡設計；（13）高端工業(yè)片上網(wǎng)絡的系統(tǒng)級電壓模型；（14）低功耗端到端碼流對移動手持設備的適配。
本書適合計算機體系結構和電子信息專業(yè)的研究生和工程技術人員閱讀，也適合相關專業(yè)的人員參考。
丁丹，碩士生
（中國科學院計算技術研究所）
關鍵詞:低功耗設計;電源關斷; CPF格式
The Design Implementation Based on Power Shut off Technology
WANG Dian-chao YI Xing-yong Pan Liang
(CEC Huada Electronic Design Co.,Ltd. Beijing 100102,China)
Abstract:The technology of Power Shut Off(PSO) refers to shutting off the power of the module when it dose not work in a period of time, in order to reduce chip power .The CPF format developed by Cadence company was adopted in this paper to define each low power cell and to introduce implementation flow of PSO through an experimental case. The result shows that the chip's static power can be effectively reduced when the PSO technology is used.
Key words: Low power design; Power Shot Off; CPF format
1引言
隨著系統(tǒng)芯片(SoC) 采用更先進的制造工藝并集成更多的功能,它所面臨的高性能與低功耗的矛盾越來越突出。對于130nm及以下的工藝,芯片的功耗密度越來越高、漏電功耗所占比例越來越大,在90 nm時,靜態(tài)功耗在總功耗的比例已經(jīng)接近1/3,如圖1所示,所以在芯片的設計過程中,除了對芯片的動態(tài)功耗進行優(yōu)化外,還要對芯片的靜態(tài)功耗進行有效的優(yōu)化。
芯片中某些模塊在一段時間內(nèi)不工作時,通過將其供電電源關斷,從而達到降低芯片功耗的目的。電源關斷(PSO)技術是最有效的降低靜態(tài)功耗的技術之一。本文通過采用Cadence公司的CPF格式來定義各個低功耗單元,用實例來介紹實現(xiàn)電源關斷的過程,并對結果進行了分析。
2 電源關斷技術
及CPF格式定義低功耗單元
2.1 電源關斷技術簡介
如果某一模塊在一段時間內(nèi)不工作,可以關掉它的供電電源。關掉供電電源可以使用設置在模塊頂部或底部的Power Switch開關,通常在使用后端工具進行布局布線時加入。斷電后,模塊進入睡眠模式,其漏電功率很小。喚醒時,為了使模塊盡快恢復工作模式,需要保持關電前的狀態(tài),保持寄存器(SRPG)可用于記憶狀態(tài)。 為了使保持寄存器記憶狀態(tài),模塊的電源關斷時,需要常開電源為保持寄存器供電。為了保證在睡眠模式時,下一級的輸入不會懸空,設計中需要插入隔離單元(Isolation Cell),提供一個“1”或“0” 的輸出,使下一級的輸入為確定的邏輯值。綜上所述,電源關斷設計需要工藝庫中提供的低功耗單元包括:包括保持寄存器(SRPG)、隔離單元(ISO)、常開緩沖器(always on buffer)及電源開關(power switch)等低功耗單元。
2.2 CPF格式定義低功耗單元
面臨低功耗設計,EDA工具供應商強調(diào)整個流程進行優(yōu)化來實現(xiàn)低功耗自動管理的概念,同時簡化設計的復雜性。由Cadence公司開發(fā)、Si2(silicon integration initiative)的低功耗聯(lián)盟(LPC)管理的通用功率格式(CPF,common power format)首先于2005年向行業(yè)開放。Synopsys后來聯(lián)合Mentor和Magma等公司開發(fā)了統(tǒng)一功率格式(UPF,unified power format)于2007年2月底作為一項Accellera標準出臺。 UPF和CPF命令十分類似,只是各自對應于不同的EDA工具。如圖2所示CPF設計流程。
CPF文件允許用戶在整個RTL-GDSII設計流程中定義功率設計意圖和約束條件,使用Tcl腳本文件,用戶可以使用其中的命令完成諸如建立和管理電源域、確定隔離和保持、定義與電源相關的規(guī)則和約束條件等等。
3基于電源關斷技術的設計實現(xiàn)
3.1設計實例介紹
測試芯片采用了電源關斷的低功耗設計技術,芯片中劃分了5個獨立的電源域,其中PD0為常開電源域,PD1-PD4為可關斷電源域,電源域中的寄存器在綜合階段全部替換成了保持寄存器,因此可以在電源重新上電后恢復斷電前的數(shù)據(jù)。芯片的邏輯部分供電電壓為1.8V,芯片中包含了一塊電源可關斷的SRAM模塊,如圖3所示。
物理實現(xiàn)選用的工藝庫為130nm低功耗庫,庫中包含了電源關斷設計所需要的低功耗單元。
3.2芯片的物理設計
相對于普通設計,在物理實現(xiàn)過程中,低功耗設計有一些特殊的步驟,需要在設計過程中加以注意,如加入power switch開關、添加連接常開電源的well tap 單元等等。接下來將對設計實現(xiàn)中的特殊步驟加以介紹。完整的低功耗設計實現(xiàn)流程如下:
3.2.1 添加 Power switch 開關
對需要關斷的Power Domain,添加power switch開關,在添加開關時要保證power switch屬于所添加的電源區(qū)域,同時起始點設置為布線間距的整數(shù)倍,否則在布線后插入filler會產(chǎn)生空隙。本次設計中power switch插入的起始點為264,此距離為采用的130nm工藝庫中布線間距(0.48)的整數(shù)倍。插入power switch腳本如下:
#PD1
addPowerSwitch-column
-powerDomain PD1
-globalSwitchCellName scs8lp_sleep_head_L
-leftOffset 264 -enablePinIn sleep
-enablePinOut sleepout
-enableNetIn instance_core/UNCONNECTED22
-enableNetOut sw_out
-checkerBoard 1
-horizontalPitch 900.0
3.2.2加入well tap單元:
對于常開電源區(qū)和可關斷電源區(qū),需要添加不同類型的well tap,對于常開電源區(qū),加入普通類型的well tap;但對于可關斷電源區(qū),由于電源關斷后,仍然有保持寄存器中的一部分邏輯電路在工作,即保存關斷前的數(shù)值,因此,必須對這部分工作的器件進行阱連接。添加特殊類型的well tap。如圖4所示,well tap單元上加有窄的stripe,以保證well tap供電,進而使保持寄存器工作部分的邏輯電路的阱連接。
3.2.3 Buffer tree synthesis for SRPG and ISO cell
對于各個電源區(qū)域保持寄存器的控制端,由于受到同一個控制信號的驅(qū)動,容易產(chǎn)生信號的延時及max fanout不滿足問題,通常對這些端口的信號線進行buffer tree synthesis,進而對信號到達不同寄存器的skew進行平衡。
隔離單元與保持寄存器單元類似,也要對控制信號端進行buffer tree synthesis。
相應的腳本如下:
#SRPG enable signal buffer tree synthesis
selectNet instance_core/n_594
bufferTreeSynthesis -bufList{scs8lp_bufkapwr_1scs8lp_bufkapwr_4}
-maxDelay 300ps
-net instance_core/n_594
-fixedBuf
-fixedNet
# isolation enable signal buffer tree synthesis
selectNetinstance_core/n_8065
bufferTreeSynthesis -bufList {scs8lp_buf_4}
-maxDelay 300ps
-net instance_core/n_8065
-fixedBuf
-fixedNet
在進行buffer tree synthesis 過程中,一定要設置-fixedBuf fixedNet,否則優(yōu)化過程中,會使常開的buffer被普通buffer替代,致使期望保存或恢復的數(shù)值不能正確操作。
3.2.4 Always on pin connected for SRPG
保持寄存器用于受到電源關斷的區(qū)域,保持寄存器一般包含兩級:主級與存儲級。主級與本地(可開關)電源軌相連。存儲級與常開電源相連,以便用最小的漏電電流保持正常狀態(tài),存儲級通常使用高閾值電壓晶體管。如圖5所示130nm工藝庫中保持寄存器版圖,其中kapwr為常開電源Pin。
保持寄存器的性能與常規(guī)寄存器幾乎完全一樣,不過需要更大的面積和稍高的動態(tài)耗電。在正常運行過程中,這些寄存器具有與其他標準寄存器相同的功能,一旦發(fā)出保持啟動信號,寄存器就進入保持模式,意味著可以關閉電源,處于保持模式時,時鐘和重置信號不起作用。
在時鐘樹綜合之前,需要對保持寄存器的常開電源Pin進行連接。布線器會把選中的器件、選中的pin連接到指定的電源stripe上去,腳本如下:
#SRPG virtpwr connected by nanoroute
setNanoRouteMode -routeHonorPowerDomain true
setPGPinUseSignalRoute scs8lp_srsdfrtp_1:kapwr scs8lp_bufkapwr_1:kapwr
scs8lp_bufkapwr_4:kapwr
selectNet VDD1V8
setNanoRouteMode -routeSelectedNetOnly true
globalDetailRoute
setNanoRouteMode -routeSelectedNetOnly false
以上幾個步驟為電源關斷設計中相對普通設計需要特別注意的地方,布局布線完成后,需要進行詳細的DRC/LVS檢查。
4芯片的測試結果分析
芯片從Foundry返回后,測試結果表明,芯片可以實現(xiàn)電源關斷的操作,重新上電后,可以實現(xiàn)數(shù)據(jù)的恢復,如圖6所示。
對于單個可關斷的電源域,動態(tài)功耗為:3.04-3.25mA,供電電源關斷后,靜態(tài)功耗為: 189-200nA,從上述結果可以看出,芯片采用電源關斷技術,可以有效的降低芯片的靜態(tài)功耗。對于手持式設備,芯片的靜態(tài)功耗或待機功耗要求苛刻,對一些認證IP,認證結束后,芯片正常工作狀態(tài)下,不需要其繼續(xù)工作,可以考慮采用電源關斷技術,關斷其供電電源;對于某些特殊的IP或Memory等,也可以同樣采用此技術。
5結束語
電源關斷技術要求從系統(tǒng)級處了解在哪里增加電源門,怎樣及何時去控制這些電源門。同時切斷設計的電源必須能節(jié)省功耗,因為在斷電和加電轉(zhuǎn)換期間的功率純粹是浪費的。斷電和加電要求一定的轉(zhuǎn)換周期,也需要通過仿真來對比電源關斷時節(jié)省的功率以及加電時耗費的切換功率,同時,也必須權衡考慮為實現(xiàn)此省電技術而需要的芯片面積和關斷該設計所導致的任何性能降低。
采用電源關斷技術實現(xiàn)芯片設計,要從綜合階段開始,綜合過程中插入隔離單元并把普通寄存器替換為保持寄存器。接著,物理實現(xiàn)階段必須了解頂部/底部(header/footer)開關的特殊電源連接需求,正確的將開關插入各自的電源域中,同時要添加特殊類型的well tap,以保證保持寄存器常開部分邏輯電路的阱連接,在時鐘樹綜合之前,需要對保持寄存器的常開電源Pin進行連接等等。
為確保流片成功,芯片設計要求通過時序和信號完整性分析,來解決開關中額外的IR-drop壓降、通過隔離單元的時延和控制信號對噪聲的靈敏度問題。等效性檢查應包括電源域識別、隔離/電源開關使能的驗證以及狀態(tài)保持的睡眠/喚醒序列檢查等等。
基于以上論述,是否采用電源關斷設計要經(jīng)過仔細的分析,準確的評估芯片設計中采用電源關斷技術后可以優(yōu)化靜態(tài)功耗的比例。同時,物理設計實現(xiàn)過程中,需要特別注意與其他普通設計的區(qū)別。
參考文獻
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[8] 楊波 低功耗微處理器體系結構的研究與設計(博士學位論文) 西安:西北工業(yè)大學,2001
[9] Samir Palnitkar Verilog HDL A Guide to Digital Design and Synthesis 北京:電子工業(yè)出版社 2006
作者簡介
王殿超,北京中電華大電子設計有限責任公司芯片工程部 物理設計工程師;
隨著測控技術的迅猛發(fā)展，以嵌入式計算機為核心的數(shù)據(jù)采集系統(tǒng)己經(jīng)在測控領域中占到了統(tǒng)治地位。數(shù)據(jù)采集系統(tǒng)是將現(xiàn)場采集到的數(shù)據(jù)進行處理、傳輸、顯示、存儲等操作。數(shù)據(jù)采集系統(tǒng)的主要功能是把模擬信號變成數(shù)字信號，并進行分析、處理、存儲和顯示。
本論文工作所開發(fā)研制的數(shù)據(jù)采集系統(tǒng)由嵌入式微處理器、日歷時鐘芯片、模數(shù)轉(zhuǎn)換器、非易失性存儲器等器件組成。運用最小功耗設計理論設計，可以在電池供電的情況下長期采集和記錄數(shù)據(jù)，可長時間處于工作狀態(tài)。通過具有報警輸出的日歷時鐘芯片等組成喚醒單元，可在設定時間開啟電源。上電后，采用單片機控制數(shù)據(jù)采集、存儲以及對時鐘芯片的再設定等，而數(shù)碼管作為設定指示和時間、采集到模擬量信號的顯示。
系統(tǒng)通過仿真總線的方式擴展較大容量外部存儲器，可存儲的多次采集時間和采集數(shù)據(jù)。而利用更換存儲器方式，或利用串行口通信方式可將存儲器中的數(shù)據(jù)發(fā)送到便攜式電腦中作進一步處理。
關鍵字：單片機，低功耗，數(shù)據(jù)采集，定時
摘要 1
Summary 2
第1章 文獻綜述 1
略………
第2章 定時采集系統(tǒng)的硬件設計 18
略………
第3章 定時采集系統(tǒng)的軟件設計 38
略………
第4章 系統(tǒng)低功耗設計 48
略………
第5章 定時數(shù)據(jù)采集系統(tǒng)使用介紹 51
結論 56
致謝 58
參考文獻 59
附錄1 60（程序）
附錄2 70（數(shù)字儀器）
附錄3 76（Digital Instruments）
（附錄不在論文字數(shù)內(nèi)）
：33000多字的本科論文，適合自動化、電信與通信專業(yè)
有中英文摘要、目錄、圖、參考文獻
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從嵌入式處理器來看，從最初的4位處理器，目前仍在大規(guī)模應用的8位單片機、到日益受到廣泛青睞的32位MCU，以及更高性能的64位嵌入式處理器，目前具有嵌入式功能特點的處理器已逾千種，數(shù)十種常用的體系架構。廣闊的市場應用前景吸引了大量的半導體公司參與競爭，其中從ASIC、MCU、DSP到FPGA以及因為結合了MCU和DSP優(yōu)勢而近年來異軍突起的匯聚式處理器，處理器速度越來越快、性能越來越強，而功耗和價格卻越來越低。目前。豐富的嵌入式處理器已經(jīng)廣泛應用到從國防、工業(yè)、汽車到醫(yī)療設備和消費電子等幾乎所有的行業(yè)和領域。
匯聚式處理器解決嵌入式設計技術挑戰(zhàn)
盡管嵌入式設計經(jīng)過數(shù)十年的發(fā)展，在核心處理器硬件平臺、嵌入式操作系統(tǒng)和開發(fā)工具上已經(jīng)有廣泛的選擇，然而隨著市場競爭加劇、系統(tǒng)日益復雜化，目標應用對系統(tǒng)的功能、性能、成本的要求也日趨苛刻。工程師所面臨的設計挑戰(zhàn)似乎并沒有隨著半導體技術的發(fā)展降低，甚至日益增高，工程師在進行方案選擇時必須正確評估應用面臨的挑戰(zhàn)。
處理能力要求越來越高。系統(tǒng)本身的復雜功能、友好的界面設計要求、各種接口和通信需求都需要占用大量的MIPS處理能力，單一的傳統(tǒng)MCU或ASIC很多時候難以滿足系統(tǒng)高處理能力的需求，雙芯片甚至三芯片解決方案日益增多，但隨之而來的高設計復雜性、功耗和BOM(材料清單)成本讓方案缺乏競爭性。此外，當前嵌入式系統(tǒng)設計，特別是一些新產(chǎn)品和功能復雜的嵌入式產(chǎn)品設計，要在設計周期很有限的條件下完全從零開始實現(xiàn)設計已經(jīng)變得不現(xiàn)實，也不具成本效益。因此，是否能提供完善的開發(fā)工具套件、必要的軟件模塊、成熟的參考設計、系統(tǒng)設計支持，以及是否有完整的設計生態(tài)系統(tǒng)等，對于是否能按期高質(zhì)量地完成系統(tǒng)設計非常關鍵。
標準的多樣性和不確定性帶來產(chǎn)品升級換代的顧慮。當前在各個行業(yè)都面臨一些創(chuàng)新型應用，例如智能電表和智能視頻監(jiān)控等，這些應用都具有一定開創(chuàng)性，目前沒有或尚未形成行業(yè)統(tǒng)一的標準，如何在保證搶占市場窗口期的先機，同時確保當前的設計滿足未來變化的市場和技術需求，必須考慮方案的可擴展性和性能裕量。
低功耗的要求日益苛刻。處理器性能要求越來越高，而系統(tǒng)功耗要求越來越低，這幾乎形成一對矛盾。然而，實際設計過程中，工程師不得不面對這種近乎矛盾的需求。隨著半導體工藝技術、嵌入式處理器架構優(yōu)化以及設計技術的改進，低功耗設計技術日新月異，電壓、工作頻率自適應調(diào)整技術、多工作模式的節(jié)能技術、數(shù)字電源管理技術，以及低功耗的最新半導體工藝技術應用層出不窮。在眾多方案中選擇滿足設計功率預算要求的系統(tǒng)方案也是系統(tǒng)設計成功的關鍵因素之一。
選擇具有廣泛嵌入式系統(tǒng)支持能力的解決方案非常重要。目前可用的嵌入式操作系統(tǒng)眾多，各具優(yōu)勢，硬件平臺方案對這些操作系統(tǒng)的支持能力是進行方案選型的考慮要點之一。
以Mcu或AsIc為核心器件的硬件平臺方案在解決上述嵌入式系統(tǒng)設計要求上正面臨挑戰(zhàn)，有限的處理能力通常難以滿足很多應用的高處理能力需求，或者缺乏進行功能擴展和產(chǎn)品升級換代的設計靈活性，某些設計為了滿足系統(tǒng)的處理能力要求而增加DsP或協(xié)處理器，從而增加系統(tǒng)的復雜性、功耗和成本。
結合MCU和DsP性能優(yōu)勢的匯聚式處理器是有效解決上述設計挑戰(zhàn)的方案之一，而ADI公司Blackfin處理器是目前市面上唯一的匯聚式處理器產(chǎn)品。匯聚式處理器典型應用有電力應用的智能電表，安防應用的視頻監(jiān)控，醫(yī)療設備的便攜式房顫監(jiān)測儀，工業(yè)應用的3DLevelScanner三維曲面測量儀等。預覽全文，請訪問本刊網(wǎng)。
科學大師是引用出來的
在一次期刊培訓會上，我國一位期刊研究專家語出驚人：“科學大師不是評出來的，而是引用出來的?！崩邕_爾文的相對論、牛頓三大定律的引用率都屬最高級。但目前，我國科技論文的引用量和引用率偏少，這不僅不利于眾多科研成果傳播，也不利于科研新人的顯現(xiàn)，因此，應該鼓勵科研人員在學術論文中多引用文章和著作。
關鍵詞：MSP430單片機 低功耗 硬件設計
1.設計的意義
本次設計的溫度采集報警系統(tǒng)是一種能夠長期自動工作的設備，它使用的電源為電池也可為充電電池，因此其功耗的大小直接決定了其使用的時間的長短。而且一般情況下這類系統(tǒng)的工作環(huán)境都比較惡劣，因此，對該系統(tǒng)進行低功耗設計不僅便于延長使用壽命，便與安裝、管理與維護，而且由于該系統(tǒng)具有其他無人值守自動設備相似的特點，對該系統(tǒng)進行低功耗設計的方式方法可以應用到其他設計中，這具有非常重要的社會效益和經(jīng)濟效益。本設計的應用性比較強，如稍加改裝可做實驗室溫濕度監(jiān)控系統(tǒng)、倉儲溫濕度監(jiān)控系統(tǒng)、工業(yè)環(huán)境監(jiān)控系統(tǒng)等。
2.系統(tǒng)的設計
2.1總體設計方案
本系統(tǒng)對溫度數(shù)據(jù)進行采集，溫度傳感器通過某種關系的換算，就可以得到溫度與輸出電壓的關系，單片機通過模擬口采集得到傳感器輸出電壓，通過設置的參考電壓就可以得到傳感器的輸入帶電壓，再通過一定關系的轉(zhuǎn)換就獲得溫度參數(shù)，將得到的溫度參數(shù)進行分析后進行相應的處理，比如顯示或者報警。另外系統(tǒng)通過鍵盤輸入來完成對報警溫度的上、下限設置；通過顯示電路將得到的數(shù)據(jù)顯示出來；當溫度超過上限和下限的時候，系統(tǒng)進行報警，報警通過驅(qū)動一個蜂鳴器來實現(xiàn)。
本設計的系統(tǒng)硬件部分主要包括CPU處理模塊、傳感器采集模塊、鍵盤輸入模塊、電源及復位模塊[1]、報警模塊[2]、顯示模塊[3]以及串口通信模塊等。整個系統(tǒng)的原理框圖如圖2-1所示：
2.2設計的基本思路
2.2.1系統(tǒng)的低功耗設計
一個單片機系統(tǒng)的功耗受多因素的影響，主要有系統(tǒng)的技術指標，芯片和元器件的選擇，及系統(tǒng)的工作方式等。本次設計的溫度采集報警系統(tǒng)是作為工業(yè)用表，故采用干電池或鋰電池供電，而電池的容量有限，因此本系統(tǒng)的功耗問題成為設計的重點問題。具體設計方案如下：
（1）選擇低功耗的CPU
在一個系統(tǒng)中CPU是核心控制部分，主要工作均由其完成。其能耗也是整個系統(tǒng)中最大的一部分。目前51系列單片機[4]技術成熟，且其功能強大，性價比高。但相對MSP430單片機來說51系列的接口功能有限，外設電路較復雜，尤其是其功耗較大（功耗是MSP430系列的3倍左右），所以51系列不適合用在低功耗系統(tǒng)中。因此，本系統(tǒng)選用TI公司的MSP430F149型16位單片機[5]，該單片機的功能十分強大、開發(fā)方便而且其功耗極低是市場上倍受好評、應用最多的一類低功耗單片機。
（2）選擇低的供電電壓[6]
在單片機控制系統(tǒng)中，系統(tǒng)的功耗往往和電源電壓的大小成一定比例關系，電源電壓高，系統(tǒng)的功耗相應的也會增大，因此在功耗要求比較嚴格的低功耗溫度采集報警系統(tǒng)中，在保證功能的前提下，盡量選擇低的電源電壓。本系統(tǒng)中選用三節(jié)干電池4.5V供電。
（3）選擇低功耗器件
除選用低功耗的CPU外，其余器件也應為低功耗型，如選用 COMS器件，它最大的優(yōu)點是微功耗（靜態(tài)功耗幾乎為零），其次是輸出邏輯電平范圍大，因而抗干擾能力強，所以 COMS 器件是低功耗電路和便攜式儀器的最佳搭檔。同時器件參數(shù)也應低功耗。本系統(tǒng)中用的元器件都具有低壓供電、低功耗的性能。如MAX6613型溫度傳感器[7] [8]。
（4）系統(tǒng)低功耗的運行管理
在軟件編程時選用合適的工作模式，合理利用單片機提供的閑置、掉電工作方式，盡量避免循環(huán)、查詢、動態(tài)掃描等工作方式；對電路中的其它用電模塊進行電源管理，即根據(jù)工作需要才接通相應模塊的電源。
2.2.2 系統(tǒng)的抗干擾設計
目前， 許多智能儀表均使用微機（包括單片機）作為控制系統(tǒng)。在使用時，不可避免地會受到電磁干擾。電磁干擾不但會降低儀表的使用精度， 而且常常使系統(tǒng)失靈或死機。因此， 抗干擾設計[7]是智能儀表設計的重要部分。本系統(tǒng)中抗干擾設計從兩方面來考慮，一是在硬件設計上采取適當?shù)拇胧﹣硪种坪拖蓴_， 例如合理的屏蔽、隔離、濾波、接地、布線等。另一方面是從系統(tǒng)軟件設計上采取一定措施來提高系統(tǒng)的抗干擾能力， 即使系統(tǒng)受到干擾， 也能自動地快速恢復正常工作。
3.總結及展望
溫度的測量控制廣泛應用于人們的生產(chǎn)和生活中，特別是在冶金、化工、建材、食品、機械、石油等工業(yè)中具有舉足重輕的作用。結合超低功耗技術，本文運用多種技術手段，包括電子電路技術，溫度傳感器技術，數(shù)據(jù)采集技術，單片機控制技術及數(shù)據(jù)傳輸?shù)龋C合采用電子、控制等多方面的知識設計了低功耗溫度采集報警系統(tǒng)。該系統(tǒng)以MAX6613溫度傳感器為溫度采集器，MSP430F149單片機為主控芯片，實現(xiàn)溫度的自動采集報警。本設計僅是對低功耗溫度采集報警系統(tǒng)的一個探索性方案，經(jīng)開發(fā)還可以在本系統(tǒng)的基礎上發(fā)展通過互聯(lián)網(wǎng)絡來實現(xiàn)遠程操控的溫度采集報警系統(tǒng)或其他系統(tǒng)等，具有很大的開發(fā)潛力。
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